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8
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7C7<
7A6>
7
7A2>
6A2>
6
PD<31..16>
5
4
3
2
1
D
DS05
D
PR2A/VREF2_2
107
INT2
6A7<>
10B6<>
10C3<
10C5<
1C5^
11B4<
10C2> 6A4<>
1B5^
6B5<>
2
RESET 3
CPUCLK_OUT 4
5
0
PL2A/VREF2_7
PL2B/VREF1_7
PL7A
PL7B
BANK 0
BANK 1
PR2B/VREF1_2
PR7A
PR7B
PR8A
106
105 INT_LED
104 ALE_DUT
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10A6<>
330
10B2>
V3_3
RB50
1B5^
C
1
2
6
7
PL8A
PL8B
PLL
PR8B
PR9A/PCLKT2_0
102 RD_DUT
101
10A6<>
10B2>
1B5^
C
8
PL9A/PCLKT7_0
PLL
INPUT
PR9B/PCLKC2_0
100
9
PL9B/PCLKC7_0 INPUT
97_IO
PR12A/DOUT/CSO*
86
PA<16..0>
3
4
5
6
7
20
21
22
23
25
PL11A/LLM0_PLLT_IN_A
PL11B/LLM0_PLLC_IN_A PLL
PL12A/LLM0_PLLT_FB_A INPUT
PL12B/LLM0_PLLC_FB_A
PL13A
U05
LFEC_T144_U
I/O PORT
11C8>
PR11A/D7/SPID0
PR11B/BUSY/SISPI
PR12B/DI/CSSPI*
PR13A/RLM0_PLLT_IN_A
PR13B/RLM0_PLLC_IN_A
88
87
85
83
82
MEM_SO
MEM_SI
MEM_CS
TRISTATE_AD_BUS
11C8<
11B8<
10B6<>
8
9
26
27
PL13B
PL14A
PLL
INPUT PR14A/RLM0_PLLT_FB_A
PR14B/RLM0_PLLC_FB_A
81
79
B
10
29
PL14B
PR15A/RDQS15
78
B
11
30
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PR15B
77
0.0 RB51
MEM_SCK
MEM_SCK MUST BE AT PIN77 FOR TQFP144
12
13
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PL15B
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76
75 USERFPGA2
14
15
33
34
PL16B
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BANK 4
PR18A/VREF1_3
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10C3<
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A
10B2>
1B5^ 10B7
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A
D_DUT<7..0>
10A6 10B2<>
1B5^
TITLE: DS26521DK02A0
DATE:
10/26/2005
ENGINEER:
STEVE SCULLY
PAGE: 4/6(BLOCK)
9/11(TOTAL)
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